IBM hat eine neue Chiptechnologie vorgestellt, die einen wichtigen Schritt für die Halbleiterindustrie markieren könnte. Mit der sogenannten NanoStack-Architektur will der Konzern fast 100 Milliarden Transistoren auf einem Siliziumchip von der Größe eines Fingernagels unterbringen. Nach Angaben des Unternehmens entspricht die Technologie einer Strukturbreite von rund 0,7 Nanometern und wäre damit die erste bekannte Chiparchitektur unterhalb der Ein-Nanometer-Grenze.
Deutlich mehr Leistung bei geringerem Energieverbrauch
Nach Angaben von IBM erreichte der Prototyp in ersten Tests eine um rund 50 Prozent höhere Leistung als die eigene 2-Nanometer-Technologie. Gleichzeitig sank der Energieverbrauch um etwa 70 Prozent.
Bis die neue Architektur in der Serienfertigung eingesetzt werden kann, dürften allerdings noch mehrere Jahre vergehen.
Transistoren sind das Herz moderner Chips
Transistoren bilden die Grundlage sämtlicher Halbleiter und bestimmen maßgeblich die Leistungsfähigkeit moderner Prozessoren. Sie kommen in Smartphones, Computern, Spielkonsolen und Rechenzentren zum Einsatz und sind unverzichtbar für Anwendungen der Künstlichen Intelligenz.
Grundsätzlich gilt: Je mehr Transistoren auf einem Chip untergebracht werden können, desto leistungsfähiger wird der Prozessor.
Moore’s Law stößt an physikalische Grenzen
Über Jahrzehnte verdoppelte sich die Zahl der Transistoren auf Chips etwa alle zwei Jahre – ein Prinzip, das als Moore’s Law bekannt wurde. Mit immer kleineren Fertigungsstrukturen geraten klassische Verfahren jedoch zunehmend an physikalische Grenzen.
Deshalb setzen Hersteller seit einigen Jahren verstärkt auf dreidimensionale Chiparchitekturen, bei denen Transistoren nicht nur nebeneinander, sondern auch übereinander angeordnet werden.
IBM setzt auf mehrstöckige Chip-Strukturen
Genau hier setzt IBM mit seiner NanoStack-Technologie an. Statt lediglich höhere Transistoren zu entwickeln, werden mehrere Schichten von Transistoren übereinander gestapelt.
IBM-Forschungschef Jay Gambetta spricht von einem Wendepunkt in der Chipentwicklung. Die neue Architektur bedeute nicht nur kleinere Transistoren, sondern eine völlig neue Bauweise, die sowohl Leistung als auch Energieeffizienz deutlich verbessern könne.
Experte vergleicht Chips mit Hochhäusern
Der Informatikprofessor Alan Woodward von der University of Surrey vergleicht den Ansatz mit der Stadtplanung. Während heutige 3D-Chips von Herstellern wie Samsung oder Intel Hochhäusern mit 30 bis 50 Stockwerken ähnelten, entspreche IBMs Konzept einem Wolkenkratzer mit rund 100 Etagen.
Der Vergleich verdeutlicht das enorme Potenzial, aber auch die technischen Herausforderungen.
Wärme bleibt größte Hürde
Die Entwicklung extrem dichter Chipstrukturen bringt erhebliche Probleme mit sich. Da Transistoren während des Betriebs Wärme erzeugen, wird deren Ableitung mit jeder zusätzlichen Schicht schwieriger.
Hinzu kommt, dass bei extrem dünnen Abständen zwischen den Schichten elektrische Effekte auftreten können, die dazu führen, dass sich Transistoren nicht mehr zuverlässig ein- und ausschalten lassen.
Trotz dieser Herausforderungen hält Woodward den IBM-Ansatz für den bislang ambitioniertesten Vorstoß auf dem Weg zur nächsten Generation leistungsfähiger Halbleiter.
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